在半导体行业持续演进的进程中，先进封装技术已一跃成为各大晶圆大厂激烈角逐的战略要地。随着摩尔定律逐渐逼近物理极限，传统芯片制程微缩面临重重挑战，先进封装凭借其能够在不依赖制程工艺提升的前提下，实现芯片高密度集成、体积微型化以及成本降低等显著优势，完美契合了高端芯片向更小尺寸、更高性能、更低功耗发展的趋势，从而成为延续摩尔定律和超越摩尔定律的关键路径。

值得注意的是，近年来，除了风头颇盛的CoWoS外，CoPoS 、EMIB-T等新的先进封装技术又被提出，主要晶圆大厂纷纷加快脚步，在先进封装领域积极开启新一轮技术布局和竞争。

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台积电：“化圆为方” 引领封装变革

台积电作为半导体制造领域的领军企业，在先进封装技术方面始终走在行业前沿。其推出的 CoPoS（Chip-on-Package-on-Substrate）技术，以 “化圆为方” 的创新性理念，彻底颠覆了传统封装模式。传统的圆形晶圆在封装过程中存在一定的局限性，而 CoPoS 技术直接将芯片排列在大型方形面板基板上进行封装，这种设计堪称对现有 CoWoS-L 或 CoWoS-R 技术的矩形化革新。

从技术层面深入剖析，CoPoS 技术通过将传统圆形晶圆改为 310x310 毫米方形设计，极大地提升了单位面积的利用率。经测算，这一改进预计可降低约 15%-20% 的制造成本，成本优势十分显著。在产能布局方面，台积电规划在嘉义 AP7 厂区构建新一代先进封装技术 CoPoS 的量产工厂，目标是在 2028 年底至 2029 年实现量产。嘉义 AP7 厂区的规划充分彰显了台积电在先进封装领域的系统性投入。该园区分阶段建设 8 个产线单元，其中 P4 厂专门用于 CoPoS 量产，P2/P3 厂则优先支持 SoIC（晶圆级 3D 堆叠）技术，P1 厂为苹果 WMCM 多芯片模组保留专属产能。与传统封装重镇南科 AP8（主要聚焦 CoWoS）相比，AP7 厂区凭借更大的厂房空间以及更为完善的制程配套，将成为台积电整合 SoIC、CoPoS 等前沿封装技术的核心基地。

此外，台积电被曝已在为2026年苹果A20系列SoC（系统级芯片）的封装，启动了WMCM（Wafer-Level Multi-Chip Module，晶圆级多芯片封装）新工艺试生产准备工作。WMCM是一种在晶圆级将多颗芯片集成封装的技术，能够在保持高集成度的同时，显著缩小封装体积并提升信号传输效率。

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英特尔：EMIB-T 技术的升级与拓展

英特尔在先进封装领域同样成果斐然，其推出的 EMIB（Embedded Multi-Die Interconnect Bridge）技术，即嵌入式多芯片互联桥，已经成功投入生产。该技术突破了光罩尺寸的限制，实现了多芯片之间的高速互联。在需要高密度互连的芯片部位，通过将硅片嵌入基板，形成高密度互连桥，而其他区域则通过基板进行互连。在同一个封装内，甚至在同一个芯片的不同区域，EMIB 互连和常规互连能够共存，台积电的 CoWoS-L 技术在一定程度上便是借鉴了 EMIB 技术。

在此基础上，英特尔进一步推出了 EMIB-T 先进封装技术。EMIB-T 通过引入硅通孔（TSV）技术，对芯片之间的电源传输和数据通信进行了优化。与传统的 EMIB 相比，它摒弃了悬臂式的供电方式，而是借助封装底部的 TSV 直接供电，这一改进有效地降低了电阻，从而能够更好地支持像 HBM4 和 HBM4e 这样的高性能内存。同时，TSV 技术还大幅增加了芯片间的通信带宽，并且兼容 UCIe-A 互联标准，数据传输速度超过 32 Gb/s。为了减少信号干扰，英特尔还在桥接器里加入了高功率的 MIM 电容器，确保信号传输更加稳定可靠。

在 2025 IEEE 电子器件技术大会（ECTC）上，英特尔分享了其封装技术的最新进展。除了在供电稳定性方面通过 EMIB-T 取得突破外，英特尔还计划通过探索高精度、大光罩热压键合（TCB）的先进工艺来提高封装的良率和可靠性。随着封装尺寸不断增大，集成多芯片的复杂程度也同步提升，热压键合技术的应用将有助于应对这一挑战。此外，随着封装变得越来越复杂，尺寸不断增大，热设计功耗（TDP）也在持续增加。为有效解决散热难题，英特尔正在研发全新的分解式散热器技术，以及新一代热界面材料。这些创新技术能够更高效地将热量从热源传递到散热器的各个部分，进而显著提升整体的散热效率，为高性能芯片的稳定运行提供坚实保障。

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联电：加码 W2W 3D IC 先进封装

晶圆代工大厂联电在先进封装领域也展现出积极进取的姿态。近期，联电正考虑在南科收购瀚宇彩晶厂房，以大力推动其先进封装技术的发展。尽管联电对市场传言未作出直接回应，但公司高层明确表示，未来在中国台湾地区的产能规划将持续扩展，尤其是在先进封装领域将加大投入。

目前，联电在新加坡已成功建立 2.5D 封装产能，并掌握了晶圆对晶圆键合（Wafer-to-Wafer Bonding）技术，该技术在 3D IC 制造中起着至关重要的作用。此外，联电在南科运营的 Fab 12A 厂自 2002 年开始量产，现已顺利导入 14nm 制程，专注于高阶定制化制造。未来，联电将依据业务发展与整体战略规划，充分结合既有的晶圆对晶圆键合技术，持续在中国台湾推进更完整的先进封装解决方案。

针对未来扩产方向，刘启东指出，联电将不再局限于传统晶圆代工，也将跨足先进封装等高附加价值领域。目前公司在新加坡已建置2.5D封装制程，并具备晶圆对晶圆键合（Wafer to Wafer Bonding）技术，这是一项可在原子级层面进行晶圆堆叠的关键工艺，广泛应用于3D IC制造。联电在中国台湾的产线，也已具备该制程能力。

而就在去年，联电共同总经理王石曾表示，联电的 3DIC 解决方案已获得客户采用，首个应用为射频前端模组。联电不仅在 RFSOI 特殊制程方面有望实现市占率的显著增长，还会在内嵌式高压制程领域持续开拓客户资源。在先进封装领域，联电除了提供 2.5D 封装用的中间层（Interposer），还供应 WoW Hybrid bonding（混合键和）技术，首个采用该技术的案件来自其采用自家 RFSOI 制程的既有客户。

去年12月，有消息称，联电夺得高通高性能计算（HPC）产品的先进封装大单，预计将应用在AI PC、车用以及AI服务器市场，甚至包括HBM的整合。同时，这也打破了先进封装代工市场由台积电、英特尔、三星等少数厂商垄断的态势。联电未对单一客户做出回应，但强调先进封装是公司重点发展的方向，并会与智原、矽统等子公司及存储供应伙伴华邦共同打造先进封装生态系统。

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三星：SAINT 技术构建 3D 封装新体系

三星在先进封装领域同样不甘落后，推出了 SAINT（三星先进互连技术）。SAINT 技术体系涵盖三种不同的 3D 堆叠技术：用于 SRAM 的 SAINT-S、用于逻辑的 SAINT-L 和用于在 CPU 或 GPU 等逻辑芯片之上堆叠 DRAM 的 SAINT-D。三星的新型 3D 封装方法别具一格，涉及将 HBM芯片垂直堆叠在处理器顶部，这与现有的通过硅中介层水平连接 HBM 芯片和 GPU 的 2.5D 技术截然不同。这种垂直堆叠方法成功消除了对硅中介层的需求，但需要使用复杂的工艺技术制造用于 HBM 内存的新基片。

在韩国国内市场，三星积极扩充封装设施。三星与忠清南道此前及天安市签订协议，计划在天安建设一座先进的HBM 封装工厂，占地 28 万平方米，并预计在 2027 年完成。此外，三星正在日本横滨建设 Advanced Packaging Lab （APL），专注于研发下一代封装技术。该项目将致力于支持高价值芯片应用，如 HBM、人工智能（AI）和 5G 技术。

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AI 和 HBM推动先进封装方案进步

不难发现，晶圆大厂的先进封装方案大多聚焦于 HBM 内存堆叠。随着人工智能技术的迅猛发展，对高带宽内存（HBM）的需求呈爆发式增长。HBM 能够提供极高的数据传输速率和带宽，满足 AI 芯片在处理海量数据时对内存性能的严苛要求。先进封装技术通过将 HBM 芯片与处理器芯片进行高效集成，能够显著提升芯片系统的整体性能和能效比。特别是HBM4 的封装方式正在从传统的水平 2.5D 方法转向垂直 3D 堆叠。

以台积电为例，其先进封装技术如 CoWoS、CoPoS 等，为 HBM 内存与处理器的集成提供了可靠的解决方案。通过优化封装结构和互连技术，台积电能够实现 HBM 与处理器之间的高速数据传输，降低传输延迟，从而提高 AI 芯片的运算效率。英特尔的 EMIB-T 技术以及三星的 SAINT 技术，同样在 HBM 内存堆叠和集成方面具备独特优势，能够更好地支持高性能内存，提升芯片间的通信带宽和稳定性。

从市场需求来看，人工智能应用的快速发展，如深度学习、大数据分析、自然语言处理等，对计算能力和内存带宽提出了前所未有的要求。AI 芯片作为这些应用的核心驱动力，需要借助先进封装技术将 HBM 内存与处理器紧密集成，以实现更高的性能和更低的功耗。因此，各大晶圆大厂纷纷围绕 HBM 内存堆叠布局先进封装方案，旨在满足 AI 市场的巨大需求，抢占人工智能时代半导体市场的制高点。

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刘俏、曾毓群、王庆将牵头资本市场学会微观专委会工作　　21世纪经济报道记者黎雨辰　　9月18日，21世纪经济报道记者独家获悉，中国资本市场学会市场微观结构专业委员会架构已经清晰。　　该专委会，由北京⼤学光华管理学院院⻓刘俏担任主任委员，宁德时代董事⻓曾毓群和上海重阳投资管理股份有限公司董事长王庆共同担任副主任委员